FERRAMENTA BASEADA EM ALGORITMO EVOLUCIONÁRIO PARA PROJETO DE REGULADORES DE TENSÃO CMOS

Abstract

In this Master’s qualifying exam, an evolutionary algorithm (EA)-based approach for the design of low-power low-drop-out (LDO) voltage regulators is carried out. The optimal performance of LDO regulators usually depends on many design parameters, such as quiescent current, maximum output current, maximum load capacitance, among others. Therefore, an EA flow that combines Python and NGSpice tools is proposed in this work to achieve high-performance designs, through the completion of the project steps and verifications through simulations with Monte Carlo variations, being on schematic and layout level. The CMOS nodes optimized by the tool were 130 and (180 nm), with a current consumption of 5 nA (50 nA), regulation voltage of 1 V and output capacitance of 10 fF (60 fF). A design example carried out in the SkyWater 130 nm CMOS process and verified by post-layout simulation, whose results showed a maximum load current of 10 µA and load capacitance of 5 pF. The circuit was sent to be fabricated through the UNIC-CASS IEEE program [1], with simulations showing 465 nA of consumption, regulation voltage of 1 V and output capacitance of 41 fF.

Neste trabalho de dissertação de mestrado apresenta-se o desenvolvimento de uma ferramenta auxiliada por computador que utiliza um algoritmo genético básico para projetar reguladores lineares de baixa queda de tensão (LDO). O desempenho ideal desses circuitos geralmente depende de muitos parâmetros de projeto, como corrente de polarização, capacitância de carga máxima, entre outros. Neste contexto, um fluxo Python-NGSpice é proposto a fim de alcançar LDOs de alta eficiência, mediante a realização das etapas de projeto e verificação através de simulações com variações Monte Carlo, a nível esquemático e pós-leiaute. Os circuitos otimizados neste trabalho foram implementados em processos CMOS de 130 nm (180 nm). Em relação ao desempenho dos circuitos desenvolvidos e verificado através de extensas simulações em Ngspice, foi mostrado consumo de corrente de 5 nA (50 nA), tensão de regulação de 1 V e capacitância de saída de 10 fF (60 fF). Um protótipo implementado no processo CMOS de 130 nm da Skywater foi enviado para fabricação através do programa Universalização de Circuitos Integrados das Sociedade de Circuitos e Sistemas (UNIC-CASS) [1], com simulações mostrando consumo de 465 nA, tensão de regulação de 1 V, e capacitância de saída de 41 fF.